Abstracto

Estudio y análisis de un diseño de desplazador de fase de 8 bits encapsulado en QFN utilizando tecnología CMOS de 65 nm

Arthi. R, S. Christopher, R. David Koilpillai

Se ha diseñado, fabricado y probado un desfasador digital de 8 bits que utiliza tecnología CMOS de 65 nm para una banda de 3 GHz a 4 GHz. Este trabajo se basa en la topología de línea conmutada que utiliza varias combinaciones de filtros con componentes concentrados para lograr el rendimiento deseado. Aunque en la simulación las tolerancias con respecto al requisito son mucho mejores, cuando se trata del empaquetado, se deterioran debido a las incertidumbres. Por lo tanto, este trabajo tiene como objetivo estudiar el efecto del cable de unión en el desfasador en una condición empaquetada. La variación de la pérdida de inserción y las pérdidas de retorno se ven afectadas por la inductancia del conductor, pero el rendimiento de fase sigue siendo más o menos el mismo que el diseño. El desfasador de 8 bits fabricado demuestra un error de fase rms general inferior a 2,17° en la banda de 3 GHz a 4 GHz para todos los 256 estados. La pérdida de inserción aumenta en 4,76 dB para el estado de referencia del chip encapsulado y la variación en la pérdida de inserción es de ± 10 dB en todos los estados de toda la banda. La coincidencia de entrada y salida medida del chip encapsulado es inferior a -4 dB y -6 dB en toda la banda respectivamente.